钻石芯片，首次实现

金刚石（diamond，也译作钻石）在用于下一代电子设备的所有已知半导体中拥有最高的品质因数（figure-of-merits ），表现远远超出了传统半导体硅的性能。为了实现金刚石集成电路，我们需要开发具有n 沟道和 p 沟道导电性的金刚石互补金属氧化物半导体 (CMOS) 器件，就像为半导体硅建立的器件一样。

然而，由于 n 型沟道 MOS 场效应晶体管 (MOSFET) 的挑战，金刚石 CMOS 从未实现。在这里，我们基于step-flow nucleation 模式制造了具有原子级平坦表面的电子级磷掺杂（phosphorus-doped）n型金刚石外延层。因此，展示了 n 沟道金刚石 MOSFET。n型金刚石MOSFET在573 K时表现出约150 cm²V^-1s^-1的高场效应迁移率，这是所有基于宽带隙半导体的n沟道MOSFET中最高的。

这项工作有助于开发节能且高可靠性的 CMOS 集成电路，用于恶劣环境下的高功率电子器件、集成自旋电子学和极端传感器。

简介

现代电子学以硅互补金属氧化物半导体 (CMOS) 技术为主导。然而，硅CMOS一直面临着高功率密度、高频、高温、高辐射等条件的瓶颈。

与其他半导体相比，金刚石因其优越的特性而被视为终极半导体。金刚石 CMOS 器件长期以来一直致力于实现超越传统硅电子器件能力的性能。通过使用金刚石电子器件，不仅可以减轻传统半导体的热管理需求，而且这些设备的能源效率更高，并且可以承受更高的击穿电压和恶劣的环境。

另一方面，随着金刚石生长技术、电力电子学、自旋电子学、和可在高温和强辐射条件下工作的微机电系统（MEMS）传感器的发展，基于金刚石CMOS器件的外围电路需求已增加了单片集成度。P型金刚石很容易通过批量硼掺杂或氢封端金刚石表面的表面转移掺杂获得。（P-type diamonds are readily accessible through bulk boron doping or surface transfer doping of a hydrogen-terminated diamond surface.）然而，为了实现金刚石CMOS，必须实现对称掺杂控制，就像半导体硅所实现的那样。因此，需要开发金刚石n-MOS。

然而，由于电子级高质量n型金刚石生长面临重大挑战，n沟道金刚石MOSFET长期以来一直是一个障碍，至今尚未实现。

迄今为止，磷（phosphorus）已被认为是室温下唯一可靠的最浅 n 型掺杂剂，尽管与 C (0.77 Å) 相比，P (1.08 Å) 的共价半径（covalent radius ）较大且平衡形成能较高（high equilibrium formation energy ） (4–5.7 eV) ）。然而，由于磷掺杂金刚石中载流子补偿比较大，在约1017cm-3的低施主浓度下（low donor concentration）很难实现n型导电，阻碍了n沟道MOSFET的发展。除了磷半径比碳大而引起的缺陷之外，化学气相沉积 (CVD) 过程中将大量氢掺入金刚石外延层也会钝化磷原子并降低电导率。

在这项研究中，基于阶梯流横向生长模式（step-flow lateral growth mode）实现了具有原子级平坦平台的电子级n型金刚石。因此，在不观察跳跃电导率的情况下获得了具有约10¹⁷ cm^-3的低施主浓度的N型金刚石。因此，可在 573 K 工作温度的 n 型金刚石 MOSFET 已成功开发。573 K下的实验场效应电子迁移率约为150cm²V^-1s^-1，这是高温下所有宽带隙半导体中最高的。

结果与讨论

1.

高质量掺磷金刚石外延层

我们通过微波等离子体化学气相沉积 (MPCVD：microwave plasma chemical vapor deposition) 在 Ib (111) 型取向高压高温 (HPHT：high-pressure high-temperature) 金刚石基板上生长了磷掺杂金刚石外延层。n型金刚石包含两个磷掺杂外延层：用于器件沟道的轻掺杂（lightly doped）n-金刚石外延层和用于欧姆接触的重磷掺杂金刚石外延层。

600 nm 厚的轻掺杂n-层金刚石外延层直接生长在 HPHT 金刚石基板上。随后，利用自制的MPCVD反应器在n-层上沉积了100 nm厚的重磷掺杂n+层，提高了磷掺入金刚石外延层的效率。生长的金刚石 (111) 具有未重构的一氢化物封端表面（unreconstructed monohydride-terminated surface）。n-型金刚石在金刚石（111）衬底上的同质外延生长遵循阶梯流生长模式。

通过原子力显微镜（AFM：atomic force microscopy）观察，形成了原子级平坦的平台（图1A），如图 1B所示；图 S1（支持信息），平均粗糙度 (Ra) ≈0.1 nm。尽管在整个外延层中形成了台阶，但对于 10 × 10 µm²的较大区域，平台的平均粗糙度为 ˂ 1 nm （图 S2 ，支持信息）。平台宽度（terrace width）为数百纳米，台阶高度（step height）约为3纳米（图 S3，支持信息）。表面台阶（surface steps ）是由 HPHT 金刚石 (111) 基材的误切造成的。

由此可见，阶梯流生长模式产生了高质量的n-金刚石外延层。拉曼图（Raman mapping）显示金刚石的特征峰在0.135 cm^-1范围内表现出较小的色散，并且n-金刚石外延层的金刚石峰的半高全宽（FWHM：full-width at the half maximum）集中在1.75 cm^-1处，优于 HPHT 金刚石基材的1.95 cm^-1（图 1C、D）。

n-层中的应力低至-12 MPa ，晶体质量与在（100）金刚石基板上生长的同质外延金刚石层相当。如果假设压应力主要是由磷原子的掺入引起的，则 CVD 金刚石外延层中磷浓度的横向分布是均匀的。n + /n −的磷浓度 使用二次离子质谱 (SIMS：secondary ion mass spectrometry) 测量金刚石基底上的金刚石，如图 S4（支持信息）所示。100nm厚的n +层的磷浓度为约10²⁰cm^-3。600nm厚的轻掺杂n -层金刚石外延层的磷浓度为N D ≈10¹⁷ cm^-3。SIMS 数据中可以观察到磷浓度沿生长方向均匀分布。

另外，SIMS深度剖面显示氢含量被控制在10¹⁷cm^-3的噪声水平。磷和氢原子良好控制地掺入金刚石外延层意味着金刚石外延层具有高晶体质量，这对于实现 n 型导电性至关重要。此外，没有从外延层检测到与氮空位（nitrogen-vacancy）相关的发光。

图1

由于金刚石中磷的深层性质，电子浓度很大程度上取决于温度。电子浓度计算如下：

其中n表示导带中的自由电子浓度，N_D表示磷浓度（phosphorous concentration），N_A表示补偿受主密度（compensating acceptor density），N_C表示有效导带态密度（effective conduction band density of states），g表示施主简并因子（degeneration factor of the donors），E_D表示供体的活化能（the activation energy of the donors），k_B是玻尔兹曼常数，T表示温度。

电子密度在 300 K 时约为 10¹⁰cm^-3，在 573 K 时增加了四个数量级，N_D约为10¹⁷cm^-3（图 S5，支持信息）。补偿受主浓度N_A约为2×10¹⁶cm^-3。在室温下，通过霍尔效应测得的电子迁移率约为623cm²V^-1s^-1。轻掺杂的n -层即使在573 K 时也表现出212cm² V^-1s^-1的高电子迁移率（图S6，支持信息）。轻掺杂n -层薄膜的电阻率在室温下约为10⁶Ω cm，在573 K时降至100Ω cm（图 S7，支持信息），热活化能E_D约为0.57 eV。

2.

N型金刚石MOSFET的电学特性

我们制造了具有两种几何形状的 n 沟道金刚石 MOSFET：rectangular 和Corbino（图 2；表 S1，支持信息）。源极（S）和漏极（D）接触形成在重磷掺杂的n+层上，该层是退火（annealed）的Ti（50 nm）/Pt（10 nm）/Au（60 nm）。重掺杂 n +金刚石的电阻率在室温下约为 80 Ω cm，在 573 K 时为 20 Ω cm。轻掺杂磷 n -层用作 MOSFET 的沟道。S 和 D 电极之间的顶部重掺杂 n +金刚石层在氧等离子体中蚀刻，直到到达轻掺杂层。

栅极氧化物是在 473 K 下通过原子层沉积 (ALD) 沉积的 30 nm 厚的 Al₂O₃。栅极金属由 10 nm 厚的 Ti 层和 60 nm 厚的 Au 层覆盖组成。栅极长度( L_g )为5μm和10μm，源极-漏极( L_sg )和漏极-栅极间隔( L_dg )分别为5μm和10μm。

Corbino MOSFET 栅极的内径和外径分别为 220 µm 和 230 µm。对于此处研究的rectangular MOSFET（1 号器件），L_g为 5 µm，L_sg = L_dg = 10 µm，栅极宽度约为 900 µm。图 2A、B分别显示了 n 型金刚石 MOSFET 的原理图和光学图像。MOSFET 的电气特性是在真空室 (10^-3 Pa) 中使用半导体参数分析仪和屏蔽探针台进行的。为了进行电气特性表征，MOSFET 的温度从室温升至 573 K。

图2

图2C显示了矩形 MOSFET 的 漏极电流 ( I_d )（通过栅极宽度归一化）与漏极电压 ( V ds )的关系。在这里，我们展示了在三个温度下测量的I_d – V_ds特性：300 K (RT)、423 K (150 °C) 和 573 K (300 °C)。MOSFET 的栅极电压 ( V_gs ) 在 -20 至 10 V 之间变化，步长（steps）为 5 V。漏极电流由栅极电压很好地调制，显示出典型的 n 型沟道晶体管行为。V_ds = 20 和V_gs = 5 V 时的最大漏极电流 ( I _d,sat )在 300 K 时约为 0.027 µA mm^-1。然而，进一步增加V _gs > 5 V 导致漏极电流几乎没有改善，因为到高串联电阻。直到 MOSFET 的漏极电流在某个温度下随时间稳定为止，获得与温度相关的I_d − V_ds特性。

如图2C(ii)、(iii)所示 ，由于磷的热电离，漏极电流随着温度的升高而显着增加。在高温下且V_ds = 20 V 和V_gs = 10 V 时，漏极电流在 423 K 时增加至 2.9 µA mm ^-1，在 573 K 时增加至 10⁵ µA mm ^-1，分别比该值高出两个和四个数量级分别为 300 K。这与电阻率对温度的依赖性一致（图 S7，支持信息）。达到饱和所需的漏极电压随着温度和栅极电压的增加而增加，即在 573 K 和V_gs = 10 V时饱和时，V_ds > 30 V。估计导通电阻在 RT 时约为 5 GΩ mm ，在 573 K、 V_gs = 10 V时减小至 160 kΩ mm。其他温度下 MOSFET 电气特性的变化如图 S8 – S12（支持信息）所示。不同栅极电压下漏极电流对测量温度的依赖性（图 S13，支持信息）。漏极电流随温度呈指数增加。使用温度相关漏极电流的阿伦尼乌斯方程进行拟合可提供 0.45 eV 的热活化能。

MOSFET 的传输特性或与栅极电压相关的漏极电流如图3A （ 300 K 时）和图 3C（573 K（573 K）、 饱和区V _ds = 20 V 时）。在V_ds = 20 V 时，栅极电压为 10 V 和 −20 V 时的漏极电流比在 RT 下 > 200，在 573 K 下为 100 倍 。与基于硼掺杂金刚石的 MOSFET 类似，n 型金刚石 MOSFET 表现出深度耗尽模式。在低于 473 K 的温度下，在传输曲线中观察到很小的滞后。在 573 K 时仅观察到轻微的滞后。最大跨导g_m在 300 K 时约为 0.012 µS mm^-1 ，在 573 K 时约为 4 µS mm^-1。使用V_gs与I_d^0.5的图形方法提取阈值电压 ( V th ) （图 3B，D ），即 ≈−25 V。V th随栅极扫描方向、栅极扫描方向或温度的变化很小（图4A）。还测量了具有不同几何形状的其他器件，其电气特性如图S14 – S17 （支持信息）所示，并且观察到了类似的 n 沟道行为。例如最大饱和漏极电流、最大跨导、阈值电压和温度等电气性能，与具有相似尺寸的 MOSFET 相当（表 S1，支持信息）。

图3

图4

3.

场效应电子迁移率建模

对于迁移率不依赖于栅极电压或串联电阻的理想 MOSFET，可以使用饱和区的二次模型计算有效电子迁移率 µ_eff，如下所示：

其中 I _d,stat表示饱和区的漏极电流，C_ox表示栅极氧化物的电容。我们尝试使用方程（ 2 ）确定场效应电子迁移率。然而，在300 K时，场效应迁移率低至0.02cm² V^-1 s^-1，明显偏离霍尔测量所测得的合理值（低近3000倍）。将串联电阻代入等式（2）不会导致迁移率发生本质变化。随着温度的升高，观察到场效应电子迁移率增加，这是不合理的。在573 K时，使用公式（ 2 ）计算出的电子迁移率约为150 cm² V^-1 s^-1（图 4B），在高温下远高于基于SiC、GaN和Ga₂O₃的n沟道MOSFET 。请注意，由于源极/漏极和漂移区中的大串联电阻以及金刚石中磷的部分热电离，即使在 573 K 时迁移率也被低估。

为了精确评估场效应迁移率，我们考虑 i) 磷供体的热电离效率，ii) 串联电阻，以及 iii) 迁移率降低因素（即缺陷散射）。因此，在线性区，漏极电流（I d）可表示为：

其中M表示施主占据因子（donor occupancy factor），即束缚施主电荷与通道电荷的比率（a ratio of bound donor charge to channel charge），反映施主的电离率（ionization rate of the donor ），并与电子的准费米能级（the quasi Femi level of electrons）相关。

在这里，我们假设 M 与沟道深度无关。请注意，M 的解析形式与自由电子密度与掺杂密度之比不同（支持信息）。M越大，自由电子密度与掺杂密度的比值越小。α 是与施主浓度相关的降低漏极电流的因子，此处约为 1.1。γ 包括调节迁移率的 θ 和 η 因子（支持信息）。因子θ与常规载流子散射和串联电阻的影响有关。漏极电压对载流子迁移率的影响与γ中包含的参数η有关。非零的 η 主要是由于氧蚀刻导致纳米级/微米级台面结构的不规则性。在远高于阈值电压的区域中模拟电子迁移率。由于漏极电压小、源漏极距离大、栅极长度大，不考虑载流子速度的饱和。

模拟中金刚石中磷的热电离设定为 0.57 eV。我们获得了n型MOSFET在0V栅极电压下的场效应迁移率，如图 4C所示。在300 K 时迁移率模拟为约638 cm² V^-1 s^-1 ，考虑施主占据因子M 和串联电阻，迁移率在573 K 时降低至约200 cm² V^-1 s^-1。对于理想的 MOSFET，M 随着电流的增加而减小，最终达到零。M 在 300 K 时计算为 2278，在 573 K 时降至 ≈4（图 S18，支持信息），揭示了 n 型金刚石 MOSFET 耗尽模式。值得注意的是，没有考虑补偿受体效应。通过考虑施主占用因子和串联电阻，漏极电压与漏极电流的模拟特性显示在 SM 中（图 S19 ，支持信息）。低漏极电压区域存在轻微差异，主要是由于S 和 D 电极中n +和 n -层之间的势垒所致。

我们注意到，模拟是在假设整个n -层导电的情况下进行的。考虑到氧封端磷掺杂（oxygen-terminated phosphorous-doped）n型(111)金刚石的Femi能级pining，会发生沟道的次表面耗尽（depletion）。使用类似的 n-金属肖特基 FET 进行模拟-沟道金刚石层显示亚耗尽层约为50 nm。对于 n 型 MOSFET，沿绝缘体中固定电荷的 Femi 能级pining会修改模拟中的 Femi 电势。应进行详细的实验和理论研究，以揭示未来缺陷状态的影响。

目前，p沟道金刚石MOSFET已得到广泛开发，并已建立常规制造工艺。由于缺乏金刚石 n-MOS，据报道使用金刚石 p-MOS 和 III 族氮化物 n-MOS 可以实现互补电路。虽然这是一个很有前途的策略，但全金刚石CMOS是充分利用金刚石品质因数的终极追求，特别是对于在恶劣环境（高温和强辐射）下运行的电子产品。对于高频工作，与截止频率超过GHz的H端晶体管相比， n型金刚石MOSFET的串联电阻仍然很大，在室温下超过10⁹ Ω mm^-1 。因此，运行速度被限制在千赫兹范围内。然而，在温度 > 573 K 时，串联电阻会降低三个数量级以上。开关速度为 ˂ 5 µs（图 4D），也可以通过施加到栅极的信号来调节。

由于沟道电导率的增加，栅极振幅越大，开关速度越快。通过优化器件几何形状，例如减小漂移区空间和栅极长度，工作频率可以超过兆赫兹范围，轻松满足辐射探测器和MEMS传感器的混合信号电路的要求。此外，n型金刚石可以稳定带负电的氮空位（NV -）态，大大提高灵敏度。因此，金刚石 CMOS 集成 NV 中心有利于金刚石自旋电子器件的开发，这些器件需要专门的可控性和完整性来扩展量子传感协议。

金刚石中磷的深层性质有利于在具有氢终端的轻掺杂磷金刚石外延层中产生表面 p 型导电性。因此，可以实现基于轻掺杂n型金刚石平面工艺的金刚石CMOS。通过使用MEMS技术来设计能带结构，n型金刚石MOSFET的性能可以进一步提高。这项研究揭示了单片集成金刚石芯片，其中电子学、自旋电子学和传感器都基于金刚石。

结论

总之，在磷掺杂同质外延 (111) 金刚石外延层上展示了 n 型沟道金刚石 MOSFET。n型(111)金刚石外延层是基于步进流成核模式（ step-flow nucleation mode）生长的，能够精确控制晶体质量和施主分布。n-MOSFET 在 573 K 时表现出约 150 cm² V^-1 s^-1的高迁移率，这是高温下优于其他宽带隙半导体的显着特征。优异的高温性能为开发用于恶劣环境下的高功率电子器件、集成自旋电子学和极端传感器的金刚石 CMOS 电路提供了途径。